一种用于IP 包差错控制的RS 译码器及其FPGA 实现

华南理工大学学报(自然科学版) ›› 2004, Vol. 32 ›› Issue (11): 66-69.

一种用于IP 包差错控制的RS 译码器及其FPGA 实现

杨波尹俊勋石雷

华南理工大学电子与信息学院广东广州510640

收稿日期:2004-03-15 出版日期:2004-11-20 发布日期:2015-09-08
通信作者: 杨波（1979－）男硕士生主要从事信道编、解码和信号处理等研究。 E-mail:eebyang＠sohu.com
作者简介:杨波（1979－）男硕士生主要从事信道编、解码和信号处理等研究。
基金资助:
中国电子科技集团公司第七研究所（广州通信研究所）资助项目

A RS Decoder for IP Block Error Correction and Its Implementation on FPGA

Yang Bo Yin Jun-xun Shi Lei

College of Electronic ＆Information EngineeringSouth China Univ．of Tech．Guangzhou510640GuangdongChina

Received:2004-03-15 Online:2004-11-20 Published:2015-09-08
Contact: 杨波（1979－）男硕士生主要从事信道编、解码和信号处理等研究。 E-mail:eebyang＠sohu.com
About author:杨波（1979－）男硕士生主要从事信道编、解码和信号处理等研究。

摘要/Abstract

摘要： 为了减少 RS 译码器所占用的现场可编程门阵列（FPGA）资源研究了 RS 码的译码算法．提出了使用 Actel 公司的 ProASIC PLUS系列芯片实现 IP 包差错控制系统中 RS 码的译码方案采用码型 RS（10081）进行纠错．同时结合大运算量环节描述了利用改进的 BM 算法实现译码功能的具体方案该方案相对于传统的方案更能节约资源．实验表明该译码器完成了 IP 包差错控制的要求译码器输入码流速率可达30Mbit／s．最后介绍了 ProASIC PLUS系列芯片的基本结构特点及用 FPGA 实现的关键技术．

关键词: IP 包, RS 码, 译码器, 改进的 BM 算法, 现场可编程门阵列

Abstract: To reduce the FPGA resources that RS decoder occupiesthe algorithm of RS decoding was studied．An approach to implement RS decoding in IP block error correction system on Actel ProASIC PLUS chip was also presented． In this approachRS（10081） was adopted for error correction．Based on the complicated operationthe solution to the decoderthat isthe modified BM algorithmwas then describedwhich can save more resources than the traditional one．Experimental results indicate that the decoder can accomplish the task of IP block error correction and can accept an input data rate up to30Mbit／s．The primary architecture of ProASIC PLUS chip and the key technology of its implementation on FPGA were finally presented．

Key words: IP block, RS code, decoder, modified BM algorithm, field programmable gate array

中图分类号:

TN911．22

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